Aldec, Inc. 是 FPGA 和 ASIC 设计的混合 HDL 语言仿真和硬件辅助验证的先驱，通过 Active-HDL 13.0 版提高了 VHDL 的验证能力。此最新版本引入了对具有泛型的 VHDL-2019 受保护类型、受保护类型的组合、指向受保护类型对象的指针以及与受保护类型的组合的支持。
VHDL-2000 中引入了受保护的类型，以允许创建类对象（类似于 C++ 中的类），然后在 VHDL-2002 中成为共享变量所必需的。在 VHDL-2019 中，受保护类型的功能得到了显着改进，以解决创建需要高级数据结构的复杂测试平台所必需的新使用模型。
受保护类型是创建功能覆盖、随机测试生成、消息传递、统一错误报告和验证数据结构（例如内存模型、FIFO 和记分板）的强大机制。
工程师还可以在实体接口上使用受保护类型，以便在多个 AXI4 内存映射的外部外设之间共享单个内存，非常适合验证用于多传感器数据聚合的 SoC FPGA。
Active-HDL 是为开发 VHDL、Verilog/SystemVerilog、EDIF 和 SystemC 设计而设计的集成环境。它包括几个设计输入工具、HDL/SystemC 编译器、单个仿真内核、几个标准和高级调试工具、图形和文本仿真输出查看器，以及许多辅助实用程序，旨在轻松管理设计、资源文件和库以及允许在本地或远程计算机上运行仿真、综合或实现、控制源文件的修订或与分享仿真模型的第三方工具通信的内置接口。
此外，Active-HDL 分享了一组强大的向导，有助于创建新的工作空间、设计或设计资源，包括 VHDL、Verilog、SystemC 源文件、块或状态图、测试台等。
您从图形用户界面执行的大多数操作也可以通过 Active-HDL 宏语言的命令调用。通过编写自己的宏，您可以显着改进测试和自动化设计处理。Active-HDL 还为 Perl 和 Tcl/Tk 分享脚本引擎。通过创建用户定义的脚本，您可以通过添加额外的窗口、扩展宏语言以及为外部工具和软件产品分享接口来增强 Active-HDL 设计环境。
Active-HDL 套件还包括 VSimSA，这是一个独立的 VHDL/Verilog/SystemVerilog/EDIF/SystemC 仿真环境，专为批处理而设计。在功能上，VSimSA 完全独立于 Active-HDL。VSimSA 与 Active-HDL 的区别在于缺少图形用户界面 (GUI)。VSimSA 命令和程序仅通过命令行发布和控制，这在自动化设计测试中特别有用。
Active-HDL 13 分享了许多新功能和增强功能，可简化基于团队的设计，提高设计效率以及 VHDL、Verilog、SystemC、SystemVerilog 和 EDIF 项目的行为、RTL 和时序仿真的速度。
Product: Aldec Active-HDL
Version: 13.0.375.8320
Supported Architectures: x64
Website Home Page : http://www.aldec.com
Languages Supported: english
System Requirements: Windows *
Size: 577.5 mb
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